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디지털 논리회로 -(4-3)

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[Logic Gate] 4bit 가산기, 가감산기

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[Chapter1 조합논리회로] 01 가산기

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7 조합논리함수(1 가산기 감산기 곱셈기 비교기)

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4 비트 가산기 진리표

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2020/06/29 – [IT/컴퓨터 시스템 개론] – [Logic Gate] 반가산기(Half-adder), 전가산기(Full-adder)

4-bit 가산기 (4-bit Ripple Carry Adder)

이전 글에서 전가산기의 경우 올림수(carry)를 포함하여 연산하기 때문에 n자릿수의 이진수 연산이 가능하다고 하였다.

이를 이용하여 4bit 이진수의 덧셈을 연산할 수 있는 4-bit 가산기를 만들어보자.

개요

4개의 전가산기(FA, Full Adder)에 각각의 이진수 자릿수의 값과 이전 자릿수 연산에서 발생한 올림 값(Carry)이 입력되는 것을 볼 수 있다.

가장 오른쪽에 위치한 첫 번째 자릿수의 전가산기에는 0이 입력된다. (이전의 자리 올림수가 없기 때문)

논리회로

4-bit 가산기를 logic.ly에서 직접 그려보았다.

예제

1100⑵과 0011⑵을 더해보자.

정상적으로 1111⑵이 출력되는 모습을 볼 수 있다.

만약 1100⑵과 0111⑵을 더하면 어떨까?

carry가 발생하고 정상적으로 출력되는 모습을 볼 수 있다.

10진수로 변환하여 검토를 해보아도 -4 + 7 = 3 임을 확인할 수 있다.

4-bit 가감산기 (4-bit Ripple Carry Adder/Subtractor)

지금까지 다룬 내용을 응용하여 4bit 이진수의 덧셈 뺄셈 연산이 모두 가능한 가감산기를 만들어보자.

개요

기존의 4-bit 가산기에 M(minus) bit값과 XOR연산이 추가된 것을 볼 수 있다.

이진수 A에서 B를 더하는 경우 M 값으로 0이 입력되고, A에서 B를 빼는 경우 M 값으로 1이 입력된다.

덧셈의 경우 M이 0이므로 0과 B의 XOR 연산을 거치면 B값이 그대로 빠져나온다.

XOR(Exclusive OR) GATE

더보기 기호 진리표 Inputs Outputs B M B XOR M 0 0 0 0 1 1 1 0 1 1 1 0

따라서 온전한 A, B 값이 전가산기에 입력되고 이후로는 위에서 봤던 4-bit 가산기와 동일하게 연산이 수행된다.

뺄셈의 경우 A – B = A + (-B) 와 같다.

즉, B의 값을 음수로 바꾸면 우리가 위에서 다뤘던 4-bit 가산기를 이용해 쉽게 뺄셈 연산을 할 수 있다는 것이다.

B를 음수로 바꾸기 위해 B의 2의 보수를 구해야 한다.

(이진수의 음수 표현 방식에는 부호 절댓값, 1의 보수, 2의 보수 방식 등이 있으며, 일반적으로 컴퓨터에서는 2의 보수 방식을 사용한다.)

2의 보수를 구하는 방법은 이진수의 모든 자리의 숫자를 반전시킨 후 여기에 1을 더하면 된다.

M이 1이기 때문에 1과 B를 XOR 연산하면 B의 값이 반전되어 입력된다. (0이면 1, 1이면 0)

또한 첫 번째 자릿수의 전가산기에 Ci로 M값 즉 1이 입력되어 더해진다.

즉, B의 2의 보수를 구하여 전가산기에 입력하는 것이다.

따라서 A에 B의 음수 값을 더하는 방식으로 뺄셈을 진행할 수 있다.

논리회로

4-bit 가산기에 M과 XOR연산을 추가한 그림이다.

예제

7-2를 계산해보자.

A는 0111⑵이며, B는 0010⑵이다.

뺄셈 연산이기 때문에 Minus 버튼을 켜서 1을 입력한다.

정상적으로 5(0101⑵)가 출력됨을 확인할 수 있다.

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[Chapter1 조합논리회로] 01. 가산기

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1. 반가산기(Half-adder, HA)

– 한 자리 2진수 2개를 입력하여 합(sum: S)과 캐리(carry: C, 자리올림)를 계산하는 덧셉 회로

– C는 A와 B가 모두 1인 경우에만 1이 되고, S는 A와 B가 둘 중 하나만 1일 때 1이 됨

2. 전가산기(full-adder, FA)

– 자리 올림수를 고려하여 만든 덧셈 회로

– 두 개의 2진수 입력 A, B와 아랫자리로부터 올라온 캐리 Cin을 포함하여 한 자리 2진수 3개를 더하는 조합논리회로

반가산기 2개와 or게이트를 이용하여 구성

3. 병렬가감산기(parallel-adder/substracter)

– 병렬가산기: 전가산기 여러 개를 병렬로 연결한 회로

– 병렬가감산기: 병렬 가산기의 B입력을 부호 S(sign)와 XOR하여 전가산기의 입력으로 사용함으로써 덧셉과 뺄셈이 모두 가능한 회로

병렬가산기 병렬가감산기

4. 고속 가산기(high-speed-adder)

– 병렬가산기의 단점(아랫단에서 윗단으로 전달되는 자리올림수 때문에 속도가 매우 느림)을 해결하기 위해 캐리 예측 가산기(carry-look-ahead-adder, CLA)를 사용함

– CLA의 원리

캐리를 미리 계산하여 위로 보냄

Ai, Bi 모두가 1일 때, 또는 Ai, Bi 둘 중에 하나가 1이고 Ci 가 1일 때 캐리가 발생하므로

4비트 가산기에서 위 식을 써보면

– 캐리예측가산기는 Si, Pi, Gi 를 발생시키는 부분전가산기(PEA)와 위의 식 C1, C2, C3, C4 을 발생하는 캐리예측 회로로 구성됨

캐리예측기를 이용한 4비트 병렬가산기

– 4비트 캐리예측가산기를 하나의 모듈로 만들어서 16비트 캐리예측가산기를 만들어 사용함

캐리예측기를 이용한 16비트 병렬가산기

5. BCD 가산기

– BCD 코드는 2진수와 달리 표현범위가 0에서 9까지 이므로, BCD 계산을 하려면 결과를 보정해야함

– 2진수 합의 결과가 1010~1111인 경우 보정(+6)

BCD 덧셈표

BCD 합에서 캐리가 발생하는 경우

BCD 가산기

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AReS

PART15 조합 논리 회로

실험 4 : 가감산기(Adder/ Subtracter)

이론

반가산기(Half Adder)

반가산기는 2개의 2진 입력과 2개의 2진 출력으로 구성된다. 입력 변수들은 피가수와 가수를 나타내고 출력 변수들은 합과 캐리를 의미한다. 일반적으로 두 입력을 x, y로, 출력을 S와 C로 부른다. 입력과 출력에 대한 진리표는 표 15-9와 같다.

C는 입력들이 둘 다 1일 때만 1이 된다. S는 입력이 둘 중 하나가 1일 때만 1이 된다. 두 출력에 대한 단순한 부울 함수들은 진리표로부터 직접 얻을 수 있다. 곱셈의 단순화된 합은 다음과 같다.

이것을 논리도로 표시한 것이 그림 15-11이며 반가산기에 대한 다른 4가지 논리도들도 그림 15-11에 있다. 이것들은 모두 입력과 출력의 작동에 관한 한 똑같은 결과를 산출한다. 이것을 볼 때 우리는 이와 같은 간단한 조합 논리 함수를 제작할 때조차 여러 가지 다양한 선택이 있을 수 있음을 알 수 있다.

그림 15-11(a)는 반가산기를 곱의 합으로 구현한 것이며, (b)는 합의 곱으로 구현한 것이다.

(c)는 S가 x와 y의 Exclusive-OR이라는 사실에서 얻어진다. S의 보수는 x와 y의 동치이다.

그런데 C=xy이므로

(d)에서 C를 합의 곱으로 표현하면 다음과 같다.

반가산기는 (e)에서처럼 Exclusive-OR 게이트와 AND 게이트로 실현할 수 있다.

전가산기(Full Adder)

전가산기는 3개의 입력 비트들의 합을 계산하는 조합회로이다. 전가산기는 3개의 입력과 2개의 출력으로 구성된다. x와 y로 표시된 입력 변수들은 더해질 현재 위치의 두 비트이며, z로 표시된 세 번째 입력 변수는 바로 전 위치로부터의 캐리이다. 3개의 비트를 더할 때 합은 0부터 3까지 나올 수 있고, 2와 3을 2진수로 표시하는 데 2개의 디지트가 요구되므로 2개의 출력이 필요하다. 두 출력 중 합에 대해서는 S라는 기호로, 캐리에 대해서는 C라는 기호로 표시한다. 3개의 비트의 합을 계산하여 앞의 디지트는 출력 캐리 C가 되며, 뒤의 디지트가 S로 표시된다. 전가산기의 진리표는 그림 15-12과 같다.

3개의 입력 변수들이 가질 수 있는 모든 가능한 1과 0들의 조합에 대해서 2개의 출력 변수는 1 또는 0의 값을 가진다. 모든 입력들이 0일 때 출력은 0 이 된다. 출력 S는 1개 또는 3개의 입력들이 1일 때 1이 된다.

조합 회로의 입출력 비트들은 문제의 여러 단계에서 다르게 해석할 수 있다. 입력선의 2진 신호는 산술적으로 더해져 2 디지트 합을 출력선에 산출하는 비트로 간주한다.

반면에 진리표로 표현할 때나 논리 게이트로 회로를 구성할 때에 앞 문장에서와 동일한 2진 값을 부울 함수의 변수로 볼 수 있다. 이렇게 이 회로에서 쓰이는 비트들이 2가지의 다른 해석을 할 수 있다는 것을 인식하는 것은 중요한 일이다.

전가산기 회로의 입출력 논리 관계는 각 출력 변수에 대해 하나의 부울 함수가 대응되므로 2개의 부울 함수로 표현될 수 있다. 각 부울 함수를 단순화시키기 위해 맵이 하나씩 필요하다. 각 맵은 출력이 세 입력 변수들의 함수이므로 8개의 사각형들로 구성된다. 그림 15-13에 있는 2개의 맵들은 두 출력 함수들을 각각 단순화하는데 사용한다. 각 맵의 사각형 내에 표시된 1은 진리표로부터 직접 얻을 수 있다. 출력 S의 경우 1로 표시한 사각형들은 인접한 사각형과 결합할 수 없으므로 더 이상 단순화시킬 수 없다. 출력 C는 단순화되어져 6개의 문자로 된 표현을 얻는다. 곱의 합으로 전가산기의 논리도가 그림 15-14에 있다. 이것은 다음 부울 함수 표현을 사용한 것이다.

전가산기에 대한 다른 구성을 개발할 수 있다. 합의 적으로 표현할 경우 그림 15-14과 같은 수의 게이트를 사용하지만 AND 게이트와 OR 게이트의 수가 서로 바뀐다.

전가산기는 그림 15-15에서처럼 2개의 반가산기와 하나의 OR 게이트로 구현할 수 있다. 두 번째 반가산기의 출력 S는 첫 번째 반가산기의 출력과 z를 Exclusive-OR한 것이다. S와 C는 다음과 같이 부울 함수로 표현할 수 있다.

반감산기 (Half Subtracter)

반감산기는 2개의 비트들을 빼서 그 차를 산출하는 조합회로이다. 이 회로는 1을 빌렸는지를 나타내는 또 하나의 출력을 가진다. x는 피감산 비트를 표시하는 데 사용하고 y는 감산 비트를 표시하는 데 사용한다. x-y를 수행하기 위해 우리는 x와 y의 상대적인 크기를 살펴보아야 한다. x≥y이면 다음 세 경우가 가능하다. 0-0=0, 1-0=1, 그리고 1-1=0. 이 결과를 차 비트(difference bit)라 부른다. 만일 x 전가산기 Carry 입력 : 전면 패널 Digital Output의 Q2 단자와 4c 단자 간을 적색선으로 연결한다. Circuit-4에서 4f 단자와 4g 단자 간, 4h 단자와 4i 단자 간, 4l 단자와 4m 단자 간, 4n 단자와 4o 단자 간을 황색선으로 연결한다. 2. 전원 결선은 내부적으로 연결되어 있다. 2. 결선도 flash 3. 측정 방법 1 입력 A, B, Carry가 표 15-8과 같을 때, 출력 합(Sum(4r))과 자리올림(Carry(4p))을 해당란에 기록한다. Touch LCD 패널에서 digital i/o 를 선택하고, Digital Output 탭을 클릭한 다음 Bit 란에서 8bit를 선택하고, 표 15-8의 입력데이터와 같이 Q0, Q1, Q2을 클릭하여 적색 LED(Carry)와 녹색 LED(Sum)의 결과를 기록한다.(Q0 출력은 전가산기 A 입력, Q1 출력은 전가산기 B 입력, Q2 출력은 자리올림(Carry) 입력에 대응) 4. 계산 1. 출력 합(Sum)과 자리올림(Carry)에 대한 논리식을 작성하시오 그림 15-21 Half Subtracter 회로 반감산기(Half Subtracter) 회로 : M-15의 Circuit-4에서 그림 15-21과 같이 반감산기를 구성한다. 1. 결선 방법 1. 회로 결선 반감산기 입력 : M15의 Circuit-4에서 전면 패널 Digital Output의 Q0 단자와 4a 단자 간, Q2 단자와 4b 단자 간을 적색선으로 연결하고, COM 단자와 GND 단자 간을 흑색선으로 연결한다. Circuit-4에서 4d 단자와 4f 단자 간, 4e 단자와 4g 단자 간을 황색선으로 연결한다. 2. 전원 결선은 내부적으로 연결되어 있다. 2. 결선도 flash 3. 측정 방법 1 입력 A, B가 표 15-9와 같을 때, 출력 차(Differ(4n))와 자리내림(Borrow(4h))을 해당란에 기록한다. Touch LCD 패널에서 digital i/o 를 선택하고, Digital Output 탭을 클릭한 다음 Bit 란에서 8bit 를 선택하고, 표 15-9의 입력데이터와 같이 Q0, Q1을 클릭하여 적색 LED(자리내림)와 녹색 LED(차)의 결과를 기록한다.(Q0 출력은 반감산기 A 입력, Q1 출력은 반감산기 B에 대응) 4. 계산 1. 출력 차와 자리내림에 대한 논리식을 작성하시오 그림 15-22 Full Subtracter 회로 전감산기(Full Subtracter) 회로 : M-15의 Circuit-4에서 그림 15-22과 같이 전감산기를 구성한다 1. 결선 방법 1. 회로 결선 전감산기 입력 : M15의 Circuit-4에서 전면 패널 Digital Output의 Q1 단자와 4a 단자 간, Q2 단자와 4b 단자 간을 적색선으로 연결하고, COM 단자와 GND 단자 간을 흑색선으로 연결한다. 전감산기 자리내림(Borrow) 입력 : 전면 패널 Digital Output의 Q0 단자와 4c 단자 간을 적색선으로 연결한다. Circuit-4에서 4f 단자와 4d 단자 간, 4g와 4e 단자 간, 4h 단자와 4i 단자 간, 4l 단자와 4j 단자 간, 4m 단자와 4k 단자 간, 4n 단자와 4o 단자 간을 황색선으로 연결한다. 2. 전원 결선은 내부적으로 연결되어 있다. 2. 결선도 flash 3. 측정 방법 1 입력 A, B, Borrow가 표 15-10과 같을 때, 출력 차(Diffier(4r))와 자리내림(Borrow(4p))를 해당란에 기록한다. Touch LCD 패널에서 digital i/o 를 선택하고, Digital Output 탭을 클릭한 다음 Bit 란에서 8bit 를 선택하고, 표 15-10의 입력데이터와 같이 Q0, Q1, Q2을 클릭하여 적색 LED(자리내림)와 녹색 LED(차)의 결과를 기록한다.(Q0 출력은 자리내림(Borrow) 입력, Q1 출력은 전감산기 A 입력, Q2 출력은 전감산기 B 입력 입력에 대응) 4. 계산 1. 출력 차와 자리내림에 대한 논리식을 작성하시오

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